Teradyne ha ricevuto il premio Partner dell’Anno 2025 da TSMC Open Innovation Platform (OIP) per i test sui chip realizzati con la tecnologia 3DFabric di TSMC. Questo riconoscimento riflette la forte collaborazione tra Teradyne, TSMC e l’ampio ecosistema OIP.

Attraverso la TSMC OIP 3DFabric Alliance, Teradyne ha collaborato strettamente con TSMC, la principale fonderia di semiconduttori a livello mondiale, per sviluppare metodologie di test multi-die per chiplet e la tecnologia di packaging avanzata TSMC CoWoS. Questa stretta collaborazione ha permesso di migliorare significativamente l’efficienza della realizzazione dei circuiti integrati di nuova generazione ed elevato la qualità dei test, segnando una tappa fondamentale nella transizione del settore verso architetture basate su chiplet.

“In Teradyne crediamo fermamente nell’approccio aperto e collaborativo dell’Open Innovation Platform di TSMC e guardiamo con entusiasmo alla prosecuzione della nostra partnership per promuovere l’innovazione e offrire valore eccezionale ai nostri clienti”, ha dichiarato Shannon Poulin, Presidente del Semiconductor Test Group di Teradyne. “Gli investimenti strategici di Teradyne in soluzioni che prevedono l’utilizzo degli standard UCIe, GPIO e soluzioni di test a scansione in streaming consentono di effettuare verifiche scalabili e di alta qualità sulle interfacce die-to-die utilizzate all’interno dei chiplet. Per i nostri clienti, questo significa tempi più rapidi per la realizzazione di complessi circuiti integrati 3D utilizzati nelle applicazioni AI e nei data center cloud più esigenti”.

Il portafoglio completo di apparecchiature di collaudo automatico per semiconduttori ed elettronica supporta i dispositivi più avanzati e le architetture chip emergenti in tutti i livelli di test, mentre questa innovazione consente di effettuare test a scansione ad alta velocità sulle interfacce die-to-die UCIe durante la selezione dei wafer o il test dei singoli chip. Il miglioramento della copertura dei test ad alta velocità per le interfacce UCIe riduce i difetti non rilevati, migliora il costo complessivo della qualità e consente di garantire tempi di commercializzazione più rapidi per questi complessi semiconduttori 3D utilizzati in applicazioni di Intelligenza Artificiale e data center cloud.