Tektronix ha inventato un nuovo strumento dedicato all'analisi rapida dei margini di progetto delle connessioni seriali ad alta velocità basate sul bus standard PCIExpress.

Il nuovo Margin Tester TMT4 permette di ottenere in tempi brevissimi il diagramma ad occhio su più canali (lane) del bus, riducendo notevolmente le attività di verifica del progetto di un qualunque sistema digitale che utilizza connessioni PCIe Gen 3 e Gen 4.

Il Margin Tester TMT4 è l’ultimo esempio di come Tektronix continui a sviluppare apparecchiature per test innovative, offrendo soluzioni tecnologiche che accelerano il progresso e risolvono in modo unico i problemi del mondo reale”, ha dichiarato Chris Witt, Vicepresidente e Direttore generale di Tektronix. Il Margin Tester TMT4 consente ai progettisti di realizzare progressi tecnologici con sempre maggiore facilità e rapidità.

I margini di progetto, ossia la differenza tra i valori limite dei parametri prestazionali richiesti per superare le prove di conformità e i valori reali di funzionamento di un circuito di durante la sua vita operativa, sono sempre più importanti nei sistemi elettronici che sfruttano canali di comunicazione ad altissima velocità e che devono lavorare in condizioni difficili.

Il caso del bus PCIExpress è esemplare: le velocità in gioco sono sempre più alte e le applicazioni sono sempre più critiche: dal mondo automotive ai sistemi di elaborazione dati ad alte prestazioni per applicazioni critiche. L'effetto di interferenze, disattadamenti d'impedenza dovuti alle condizioni ambientali o variazioni dei processi produttivi possono far avvicinare troppo il funzionamento del circuito reale ai valori limite stabiliti dalle norme per garantire l'interoperabilità dei collegamenti.

È compito del progettista verificare che i collegamenti abbiamo un adeguato 'margine' per funzionare sempre correttamente in ogni condizione. Ma come si fa a misurarlo? La soluzione classica è la stessa tipicamente richiesta anche dalle prove di conformità: osservare il diagramma a occhio dei collegamenti e verificare quanto si sia lontano dai valori limite della maschera prevista dallo standard. Facile a dirsi ma tipicamente lungo e costoso da farsi.

Il motivo è con le altissime velocità di trasmissione in gioco (fino 64 GT/s per PCIe Gen 4), insieme al sempre maggior grado di parallelismo (fino a 32 lane per PCIe Gen 4), serve tipicamente utilizzare un oscilloscopio a larghissima banda o un tester BERT, strumenti costosi e certamente non sempre disponibili a tempo pieno con regolarità sul banco di lavoro dei progettisti.

Ecco che allora lo strumento sviluppato da Tektronix permette di adottare un approccio completamente nuovo per effettuare i test di validazione del bus PCIe, con la possibilità di ricavare i diagrammi ad occhio per tutte le corsie (lane) del bus nel giro di qualche minuto.

Il Margin Tester TMT4 rende tutto più semplice e consente a personale con diversi livelli di esperienza di valutare il cosiddetto “stato di salute” di un collegamento tra trasmettitori (Tx) e ricevitori (Rx) in modo più rapido che mai, riducendo notevolmente i tempi di commercializzazione e i costi di gestione.

La piattaforma supporta la maggior parte dei formati fisici dei collegamenti PCIe più comuni, tra cui CEM, M.2, U.2 e U.3, con capacità di test fino a 16 lane contemporaneamente attraverso i pre-set PCIe 0-9, utilizzando un singolo connettore standard.

Il tester TMT4 è stato concepito da Tektronix come strumento per integrare i sistemi di validazione completa e i sistemi per i test di conformità , realizzati tipicamente con oscilloscopi e BERT, consentendo ai progettisti di individuare rapidamente gli eventuali problemi nelle prime fasi del processo di progettazione, prima effettuare un esame approfondito con apparecchiature di misura tradizionali.

Il nuovo strumento Margin Tester TMT4 consente di verificare i dispositivi PCIe con un massimo di 16 corsie in 160 combinazioni e pre-set in soli 20 minuti a velocità Gen 4.

Inoltre, le funzionalità di test a più corsie in parallelo consentono di migliorare significativamente i tempi complessivi di test, riducendo il numero di cambi di connessione necessari per eseguire il test completo del bus.